home *** CD-ROM | disk | FTP | other *** search
/ NetNews Offline 2 / NetNews Offline Volume 2.iso / news / comp / sys / amiga / hardware-part1 / 2834 < prev    next >
Encoding:
Internet Message Format  |  1996-08-05  |  1.0 KB
  1. Path: ecf2.puc.edu!rldickin
  2. From: ":=Rob=:" <rldickin@puc.edu>
  3. Newsgroups: comp.sys.amiga.hardware
  4. Subject: Technical DRAM Question.
  5. Date: Sun, 28 Jan 1996 17:58:38 -0800
  6. Organization: CRL Dialup Internet Access
  7. Message-ID: <Pine.BSD/.3.91.960128174644.5065A-100000@ecf2.puc.edu>
  8. NNTP-Posting-Host: ecf2.puc.edu
  9. Mime-Version: 1.0
  10. Content-Type: TEXT/PLAIN; charset=US-ASCII
  11.  
  12. My A500s internal memory consists of 16 32k chips.  Each chip has 9 
  13. address lines and one data line.  The data lines from each of the 16 chips 
  14. all combine into the 16-bit data bus.  The 9 address lines function as 
  15. both the upper 9 bits and lower 9 bits of the 18-bit CHIP memory 
  16. address.  There are three other lines named CAS, RAS, and WE.  What I 
  17. need to know is what the function of each of these other lines are.
  18.  
  19. Also, the Agnus has the lines CASU, CASL, RAS0, and RAS1.  One of the CAS 
  20. lines feed to the CAS on the memory and one of the RAS lines feed to the 
  21. memory.  What do these lines do?
  22.  
  23. How does memory refreshing occur?
  24.  
  25. Any info is much appreciated, :=Rob=:
  26.